FPGA间采用Aurora协议通信，尽管通信双方参考时钟不同频，但也能完成数据传输。此时需要FPGA两边IP配置，除参考时钟不一致，其余保持一致即可，Aurora本来就是异步通信，数据传输时钟是由参考时钟倍频而来，因而只要双方倍频后的速率一致，即可完成数据链路的建立，总之传输速率为双方参考时钟的公倍数即可。
1、XILINXFPGAVHDLV6-lx240tFF1759工作时钟最高是多少?
在Virtex6FPGADataSheet:DCandSwitchingCharacteristics手册中有提到DS152(v3.5)May17,2013。去看V6的数据手册，有专门讲时钟的。不过现在FPGA的时钟一般不是直接高频时钟进去内部逻辑，而是先经过DCM（数字时钟管理），可以实现频率合成、相移等功能，所以你应该仔细去看这个DCM的资料。
2、请问一下,FPGA的CLK管脚的时钟是规定多大的还是多大都可以?
有一个上限和下限值吧，，低速时钟是由晶振产生，高速稳定的是由锁相环产生！看一下你要用的芯片的datasheet资料啊。不过一般都内置PLL，所以不用很大，我用过的最大的也就50M,倍频到150M。查阅fpga资料，不同型号对clk的范围都有些不同。不是规定的，是芯片到底能用多快的时钟。clk一般都要使用锁相环。多大都可以，FPGA就是数字电路的集成，所以多大的时钟都能驱动。
3、…在用fpga进行串口通信的时候,时钟应该设置在多少M?
迪文DGUS屏波特率是可以用户任意设置的。用户波特率/设置的波特率分频比。我试过，时钟频率在50MHz以上就可以了。但是要注意，如果波特率发生器中的分频系数计算值不是整数的话，你只能取最接近的那个整数值作为分频系数。那么隔一段时间，就要将波特率发生器复位一下，否则误差积累会造成串口通信错误。时钟频率高一些的话，这种误差会小一些，误差积累的时间会长一些。
4、fpga全局时钟大小
fpga全局时钟大小方法，全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利用该资源可以改善设计的综合和实现效果；如果使用不当，不但会影响设计的工作频率和稳定性等，甚至会导致设计的综合、实现过程出错，XilinxFPGA的7系列分为全局时钟(Globalclock)和局部时钟(Regionalclock)资源。